現(xiàn)今，專業(yè)集成電路（ASICs）的制造工藝使幾何尺寸已經減少到90nm或更小，因此引發(fā)ESD相關故障的電壓或電流值也已減小。簡單地說，那些更小的裝置將會受到更小的電平電壓或電流的損害。而減少片上ESD防護是增加ESD損害的一個因素，這種困境已被ESD目標規(guī)范產業(yè)委員會廣泛地宣傳。
確定哪種ESD防護裝置能提供最好的防護不是一件容易的事情。今天已有各種ESD防護裝置，通常人們把它們分為三個大類：
聚合物裝置似乎對高頻應用具有吸引力的，因為它們的亞微微法拉電容是0.05-1.0pF，但是這個低電容帶來一些不怎么引人注目的副作用。直到達到比箝位電壓高得多的觸發(fā)電壓之下一代電子設備的ESD防護和信號完整性前，一個聚合物裝置不會擊穿。聚合體的高觸發(fā)電壓和箝位電壓使得聚合物裝置對于ESD防護是不可靠的。除此之外，在電荷放電后，聚合體應該回到它的高阻抗狀態(tài)，但是這個恢復過程需要幾個小時到一天，這個時間過程使得聚合物裝置對電纜一接入就要其發(fā)揮作用的應用場合缺乏吸引力。最后，聚合體在應用中無法接受的另一個特性是：其性能在使用過程中會降低。
可變器和抑制器相對廉價，但是抑制器應用主要受到高觸發(fā)電壓、高箝位電壓和高阻抗特性的限制，這些特性導致傳到保護裝置的能量大部分都分流到地上去了。抑制器的另外一個缺陷是其性能在使用過程中會降低。經過單次ESD沖擊后就能觀察到其電信能發(fā)生了變化，包括電容變化。大多數(shù)抑制器在10到20次ESD沖擊后失效。
半導體二極管器件具有低箝位電壓，低阻抗，快速響應時間和較高的可靠性的特點。二極管傳統(tǒng)上相對其他解決方案還具有較高電容的特點，但是新的低于微微法拉設計，使它們成為穩(wěn)定的ESD防護和信號完整性的最具吸引力的組合。
通常，設備賣主在比較ESD保護裝置的ESD標定情況時，提供了數(shù)據(jù)表格。事實上，這些標定值不能真實地反映裝置能多好地保護設備。舉例來說，當數(shù)據(jù)表格給裝置X的標定值是8 kV，給裝置Y的標定值是15 kV的時候，由此能不能判斷裝置Y比較好呢?保護器的ESD標定值只表明保護器本身能承受的負荷并非是設備能承受的。在許多情況，8-kV的裝置可能提供的保護比一個15-kV要好。除了保護裝置的ESD標定值，電壓值(箝位電壓)之外，沖擊ASIC的涌流(剩余電流)值也是需要重點考慮的。
比較的出發(fā)點：箝位電壓
當代的工業(yè)實踐要求發(fā)布箝位電壓，它是基于一個具有8μs上升時間和20μs持續(xù)時間的脈沖。大多數(shù)資料表明箝位電壓使用1-A脈沖，有時也采用更高電流的脈沖。有一點特別值得注意，這個脈沖不等價于具有1ns上升時間和60ns持續(xù)時間的ESD脈沖。另外在IEC 61000-4-2規(guī)定的等級4，其峰值電流為30A的脈沖沖擊下測量的箝位電壓，與電流為1-A的脈沖沖擊下測得的箝位電壓值有顯著差別。因為箝位電壓時通常是從資料表看到的可用的數(shù)據(jù)信息，所以當比較不同的ESD保護裝置時，它提供了一個好的參考值。
一般，半導體二極管有最低的箝位電壓峰值，而其抑制器和聚合體有相對較高的箝位電壓峰值。采用上面描述的1-A脈沖標準，大多數(shù)的半導體ESD防護二極管額定箝位電壓介于8到15伏特之間。當按IEC 61000-4-2的8千伏標準時，這些二極管顯現(xiàn)的典型箝位電壓峰值是50到100伏，這一現(xiàn)象還依賴于二極管的其他特性，如動態(tài)阻抗。相比之下，抑制器的箝位電壓能高出若干倍。典型的低電容抑制器具有的箝位電壓值變化范圍從150到500伏特。同時，由于“觸發(fā)”電壓要求高達500伏特，聚合體的使用受到它們的高箝位電壓特性的限制。高觸發(fā)要求減慢了聚合體的響應時間，這增加了對被保護裝置產生危害的可能性。總體而言，因為它們的較低箝位電壓和較快速的啟動時間，半導體二極管比聚合體或抑制器能提供更好的ESD防護。
下一頁：有效的ESD防護電路圖
[page]
剩余電流和動態(tài)阻抗
流經ASIC的電流量依賴于整個保護電路的動態(tài)阻抗與ASIC和其余電路的動態(tài)阻抗的比。隨著保護電路阻抗的增加，其流經被保護電路的電流量也相應增加，也相應地增加了對ASIC產生ESD損害的可能性。相反地，隨著ASIC的動態(tài)阻抗增大，流經ASIC的剩余電流將會增加。因為剩余電流是與系統(tǒng)相關聯(lián)的，這一值不專門在ESD防護資料表中列出。遺憾地是，很少有ESD保護廠商會標明他們生產產品的動態(tài)阻抗，但是有近似估算剩余電流和動態(tài)阻抗值的技術方法。
大多數(shù)的二極管廠商提供電流與電壓的關系曲線圖。雖然這些曲線圖通常使用8/20 μs脈沖而非IEC 61000-4-2 準規(guī)定的脈沖，但是他們可用作電路阻抗的一般指標。對于8/20μs脈沖，電流和電壓關系曲線完全是線性的，而且直線的斜率就是動態(tài)電阻值(Rdyn)。典型的ESD二極管動態(tài)電阻值(Rdyn)的變化范圍從低于一個歐姆到三個歐姆。聚合體也有非常低的電阻。
另一方面，用于高速輸入／輸出端口的低電容抑制器具有很高的動態(tài)電阻，其變化范圍是20歐姆或者更高值，這導致了被保護的ASIC電流值相對較高。事實上抑制器和變阻器從“被保護”的ASIC分流了很少的電流。因此上大部份的電流實際上傳到了ASIC。顯然，這一個特性使得他們很少被選用作ESD防護。
確保ESD防護的可靠性在傳統(tǒng)的ESD防護技術中，雖然半導體二極管提供了最好的ESD保護，但它們不能夠保護當前采用的亞微米幾何尺寸制造的最新ASICs。通過采用傳統(tǒng)手段進一步的減少這些裝置的箝位電壓和動態(tài)電阻則意味著增加電容量－這在高速應用中是個無法接受的取舍。一種新的ESD防護基本方法是利用新型雙箝位結構，這種結構與電感、電阻一起集成了兩級低電容二極管連同電感和一個電阻器，通過這種方式能在保持信號完整性的同時，顯著地減少剩余電流、箝位電壓并提供有效地ESD保護，如下圖：
ESD防護電路圖
當ESD沖擊發(fā)生時，電路結構中的第一級開始抑制，分流大部份的電流并減小電壓。剩余電流經過一個電阻后，沖擊第二級電路，這將進一步減小電壓，最終使流到ASIC的電流最小。
這種電路結構能為高速USB，高清多媒體和個人計算機設計提供ESD保護。通過片上匹配、減小偏差和EMI并改進由于集總電感引起的TDR(時域反射計效應)，信號完整性得到改進。
