【導讀】布線設計時不可避免的問題就是同一芯片上使用不同電壓，怎么能解決布線和電路布局上的電壓區(qū)域問題？不管是信號集成還是穩(wěn)定性，這都是首要解決的問題。
過去，解決這一問題的最好方法是在PCB板的頂層進行標記，這樣人們就知道那塊區(qū)域使用的那個電壓了。設計和驗證也在他們的操作中使用標記層，這種方式看起來似乎還不錯。
圖1
對于只有很少不同電壓區(qū)域而且每種電壓之間的區(qū)別比較明顯的設計來說，這種方法還算不錯。使用這種方法需要設計者清楚地知道每一塊區(qū)域的范圍，并且采用合適的標記層……另外還要保證設計師有足夠的時間做這種事，并且不會忘記。
當然，IC設計的世界不會永遠那么簡單。你會遇到越來越多的電壓，越來越多不同的電源域。另外，現(xiàn)在很多設計都對尺寸敏感，為了節(jié)省工作面積，有時候還不得不將高電壓的線路穿過低電壓區(qū)域進行走線。這些因素要求更為細膩的精度和控制，這就需要多邊形級電壓依賴性DRC（設計規(guī)則檢查）檢查方法。這種方法的思路非常簡單，和使用標記層標記不同，只需要簡單將電壓信息放入多邊形區(qū)域中，驗證工具就能根據(jù)最大/最小電壓的范圍計算出最接近的空間布線規(guī)則。
圖2
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使用這種方法時，DRC工具可以使用實際的最大/最小電壓信息來決定要應用怎樣的最小間距規(guī)則。比如說，如果兩條相鄰的走線之間的最大可能的電壓差為1.5V，然后就采用X規(guī)則。如果這一數(shù)值是2.1V，又采用另一種規(guī)則Y。通過這種檢查方法，可以最大化的減少電路所需要的面積，并且又確保了制造工藝上的限制。
這種方法所帶來的最明顯的挑戰(zhàn)是必須要先確認最大和最小電壓值，并且要將其注釋到布局網(wǎng)中。一旦電壓生成，就需要將其標記到布局中。但是布局工程師可不想在錄入這樣的信息上浪費時間。那有什么方法可以自動完成嗎？
生成最大/最小電壓的方法依賴于設計流程，對于模擬設計來說，SPICE仿真是已經(jīng)完備的并且能覆蓋每個節(jié)點的整個動態(tài)范圍，所以可以直接從已有的仿真流中導出每個區(qū)域的最大/最小電壓值。而對于數(shù)字設計來說，難度就大得多了。
對于數(shù)字設計，我們建議使用自動化工具從引腳向內(nèi)部網(wǎng)絡傳遞電壓。這些工具應該能將每個引腳的電壓都傳遞到內(nèi)部節(jié)點上，然后再為每一個內(nèi)部網(wǎng)絡提供完整的動態(tài)范圍。
然后該工具就可以自動地將最大/最小電壓標記在每張布局上并簽核DRC。
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來自這種流程的錯誤會在設計環(huán)境中高亮顯示，其它的驗證錯誤也會如此。但是，其結果只會包含錯誤本身的信息（電壓差和相關的錯誤）；為了消除這個錯誤，布局工程師需要更多的了解這個錯誤。比如說，如果有一個涉及到兩個區(qū)域的錯誤，兩者之間的電壓差為2.2V，那么這時應該選用的間隔是X……但是這些電壓差從何而來？那塊區(qū)域擁有怎樣的電壓值？該信息出現(xiàn)在驗證流程中，而不是出現(xiàn)在設計環(huán)境或結果之中。
幸運的是，你可以以某種格式導出電壓和布線網(wǎng)絡的信息，并將其導入到OpenAccess數(shù)據(jù)庫中作為一系列的限制信息。你應該使用一種能夠識別這種信息的工具，并將其提供給用戶交互，并將這些電壓信息添加到多邊形中進行交互認證。
通過將合適的自動化工具和自定義設計環(huán)境進行結合，可以提供一個集實現(xiàn)、優(yōu)化和驗證電壓依賴性布局的完整系統(tǒng)，從而得到更小、更高效的布局，并最終為多電壓域項目的研發(fā)節(jié)省了時間和資金。
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