【導(dǎo)讀】傳統(tǒng)上，模擬IC設(shè)計工程師都是通過提升電源電壓和工作電流來提高設(shè)備的運(yùn)行速度和動態(tài)范圍，但在能源效率意識愈強(qiáng)的今天這一方法已很難達(dá)到最佳的效果。現(xiàn)今，設(shè)計者不僅追求更高的工作頻率、可用帶寬、噪聲性能和動態(tài)范圍，還要同時保證設(shè)備的功耗不變甚至更低。
傳統(tǒng)上，模擬IC設(shè)計工程師都是通過提升電源電壓和工作電流來提高設(shè)備的運(yùn)行速度和動態(tài)范圍，但在能源效率意識愈強(qiáng)的今天這一方法已很難達(dá)到最佳的效果。現(xiàn)今，設(shè)計者不僅追求更高的工作頻率、可用帶寬、噪聲性能和動態(tài)范圍，還要同時保證設(shè)備的功耗不變甚至更低。
美國國家半導(dǎo)體公司的PowerWise產(chǎn)品采用創(chuàng)新的架構(gòu)和領(lǐng)先的制作工藝，不但性能強(qiáng)勁而且功耗極低。本文將通過采用圖1中的參考設(shè)計平臺來展示如何利用高能源效率的模/數(shù)轉(zhuǎn)換器（ADC）、全差分放大器和時鐘調(diào)整電路來開發(fā)一個完整的模擬系統(tǒng)。首先，我們先從PowerWise 品牌背后的技術(shù)內(nèi)涵談起。
圖1. 完整的參考設(shè)計電路板，當(dāng)中包含有ADC、全差分放大器和時鐘調(diào)整器電路。
為特定組件度身訂造的工藝技術(shù)
用來開發(fā)模/數(shù)轉(zhuǎn)換器（ADC）的工藝技術(shù)并不一定適合用來開發(fā)高頻的低噪聲放大器。事實上，半導(dǎo)體公司一般都會使用幾種不同的工藝技術(shù)，例如CMOS、BiCMOS和SiGe等。而使用哪一種工藝則取決于組件的要求。如果沒有優(yōu)秀的工藝技術(shù)相配合，再完美的電路設(shè)計也是有缺憾的。
不同于其他大多數(shù)的半導(dǎo)體供應(yīng)商，美國國家半導(dǎo)體采用純CMOS技術(shù)去設(shè)計大部分最新的ADC。今天，CMOS技術(shù)可謂無處不在，原因是CMOS的邏輯門沒有任何的靜態(tài)功耗，但擁有較高的驅(qū)動電流和速度?？紤]到ADC內(nèi)包含有大量的數(shù)字電路，因此用純CMOS技術(shù)去實現(xiàn)電路設(shè)計便可實現(xiàn)比BiCMOS更低的功耗。數(shù)字CMOS門電路在直流模式下不會消耗電流，但雙極的門電路即使在直流模式下都需消耗電流，因為電路需要偏置電流來維持性能參數(shù)。結(jié)果，芯片中的數(shù)字部份會消耗較多的電流，從而提高整體的功耗。
美國國家半導(dǎo)體特別開發(fā)出VIP 10工藝來配合放大器電路的設(shè)計。VIP 10是一種高速、介質(zhì)隔離的互補(bǔ)雙極電路工藝，它在一片鍵合晶圓（bonded wafer）上采用深槽技術(shù)實現(xiàn)完全的介質(zhì)隔離以及優(yōu)化的高速放大器性能。鍵合晶圓采用的深槽技術(shù)可盡量降低寄生電容，優(yōu)化功率/帶寬性能、降低失真并使裸片的體積更小。采用高性能NPN和PNP晶體管的互補(bǔ)雙極晶體管設(shè)計可以為現(xiàn)今的高速放大器帶來最優(yōu)的性能組合，包括高帶寬、低功耗、低電源電壓、大輸出擺幅、高輸出電流和低失真。對于雙極晶體管來說，最常用的AC品質(zhì)因素是過渡頻率（FT），在這頻率下共發(fā)射極電流增益下降到單位級。在VCE=5V下，VIP 10 NPN和PNP的FT分別為9GHz和8GHz，大約比同類競爭的工藝高出50%。晶體管的高FT意味著在既定工作點下其發(fā)射極-基極擴(kuò)散電容值會很低。配合VIP 10晶體管，美國國家半導(dǎo)體可以設(shè)計出帶寬超過1GHz 或帶寬在100MHz 范圍以內(nèi)的放大器，而且其功耗可以非常低。因為擴(kuò)散和寄生電容同時被大幅削減后，內(nèi)部級在很低的工作電流下也會出現(xiàn)低相位位移。對于某些雙極工藝來說，F(xiàn)T可以在較低電壓下大幅地下降，但若采用VIP 10工藝，那即使Vce=1V，F(xiàn)T都可維持在高水平：NPN可達(dá)7GHz而PNP可達(dá)5GHz。下面的公式1表示出一個雙極晶體管的過渡頻率是如何計算出來。
其中：
k是玻爾滋曼常數(shù)、T是絕對溫度、Cte 是發(fā)射極電容、q是電子的單位電荷、IC 是集電極電流、WB是基帶帶寬、μB是電子移動性、rcs是集電極電阻、Ccb 是集電極電容、Xs 是集電極空間電荷區(qū)的寬度，而vx則是集電極空間電荷區(qū)的飽和速度。
創(chuàng)新的技術(shù)
上文中我們已探討過IC設(shè)計者通曉了最優(yōu)的電路設(shè)計方法、專利架構(gòu)和尖端的工藝技術(shù)就基本掌控了到業(yè)內(nèi)最先進(jìn)的技術(shù)，從而能夠在競爭激烈的市場中開發(fā)出與眾不同的產(chǎn)品。要進(jìn)一步鞏固競爭優(yōu)勢，設(shè)計者還必須緊隨業(yè)內(nèi)發(fā)展的潮流，諸如美國國家半導(dǎo)體的PowerWise等創(chuàng)新技術(shù)。PowerWise技術(shù)可以使數(shù)字處理器（例如DSP或FPGA）中的DSP或FPGA功耗降低70%。
PowerWise采用自適應(yīng)電壓調(diào)整（AVS）和閾值調(diào)整技術(shù)可以在維持系統(tǒng)最低開銷的情況下自動將數(shù)字邏輯電路中的工作電路和漏電功耗減到最低。PowerWise技術(shù)在業(yè)內(nèi)是獨一無二的，它是唯一一種可供所有電路開發(fā)商使用的先進(jìn)系統(tǒng)級能源管理方案，不但內(nèi)容完備而且還可提供詳細(xì)的知識產(chǎn)權(quán)信息。通過使用簡單的標(biāo)準(zhǔn)硬件接口，加上業(yè)內(nèi)知名合作伙伴ARM、TSMC、UMC、Synopsys等支持，這項技術(shù)可應(yīng)用到任何CMOS工藝，而且設(shè)計工具和流程都已標(biāo)準(zhǔn)化，可配合任何的操作系統(tǒng)或應(yīng)用，實現(xiàn)最優(yōu)的能源效率。
建立一個完整的模擬系統(tǒng)
設(shè)計參考可以為設(shè)計工程師提供了設(shè)計模版，其重要性不言而喻。特別是要求在不增加功耗的前提下提升系統(tǒng)性能時，設(shè)計參考就顯得更為重要了。大多數(shù)棘手的設(shè)計問題，例如選擇正確的組件、組件布置、系統(tǒng)布局和布線等，都可在這些設(shè)計參考中找到答案。基于服務(wù)客戶創(chuàng)建的高性能模擬系統(tǒng)的知識積累，美國國家半導(dǎo)體建立起了一個匯聚杰作的設(shè)計參考庫。以最新加入?yún)⒖紟斓腁DC14DS105KARB參考設(shè)計為例，它采用了最新的PowerWise 家族LMH6552 1.5GHz差分驅(qū)動器作為信號鏈的一部份。該組件與高速的ADC14DS105數(shù)據(jù)轉(zhuǎn)換器和定時方案結(jié)合在一起，為測量儀表的設(shè)計者提供一個良好的參考工具。
ADC14DS105KARB接收器參考設(shè)計板
ADC14DS105KARB是一個近零中頻接收器參考設(shè)計板，它所使用的組件如下：兩個LMH6552 1.5GHz 帶寬差分電流反饋放大器；ADC14DS105 帶有LVDS輸出的14位、1GHz、雙路、105MSPS模/數(shù)轉(zhuǎn)換器；LMK02000低抖動精密時鐘調(diào)整器，它帶有一個可在100Hz到20MHz帶寬范圍內(nèi)提供128fs抖動的集成鎖相環(huán)路（PLL）；數(shù)個高能源效率的電源管理電路。
ADC14DS105KARB （其框圖見圖2）是一塊中頻接收器子系統(tǒng)參考設(shè)計板，它采用一對LMH6552差分驅(qū)動器和一個雙路ADC，可以立即測試適用于直流電至40MHz信號頻率的正交直接轉(zhuǎn)換或近零中頻接收器。這個接收器架構(gòu)現(xiàn)已被廣泛應(yīng)用到WiMAX 和WCDMA接收器系統(tǒng)。
圖2. 參考設(shè)計板的框圖。
由于ADC的輸入帶寬高達(dá)1GHz，而差分放大器增益級的帶寬高達(dá)1.5GHz，因此若輸入信號不超過40MHz，大信號的信噪比可達(dá) 73.3滿刻度分貝值（dBFS），而無雜散信號動態(tài)范圍（SFDR）則超過85dBFS。這款電路板除了采用LMH6552之外，還安裝了美國國家半導(dǎo)體的14位、 105MSPS、低失真、低噪聲、并可輸出串行LVDS數(shù)據(jù)的雙通道模擬/數(shù)字轉(zhuǎn)換器ADC14DS105、低抖動時鐘調(diào)整器LMK02000以及多顆高能效的電源管理IC。
LMH6552是一個高性能全差分放大器，它能提供驅(qū)動14位高速數(shù)據(jù)采集系統(tǒng)所需的超強(qiáng)信號保真度和寬闊的大信號帶寬。通過采用獲得專利的差分電流模式輸入級架構(gòu)，LMH6552能夠在不犧牲響應(yīng)平坦度、帶寬、諧波失真或輸出噪聲性能下，在增益大于一個單位級下工作。
配合外置的增益設(shè)置電阻器和集成式的共模反饋， LMH6552可被配置成一個差分輸入到差分輸出，或信號單端輸入到差分輸出的增益級。LMH6552的輸入端可作交流耦合或直流耦合，因此可以應(yīng)用到諸如通信系統(tǒng)及高速示波器的前端電路等非常廣泛的領(lǐng)域。
LMH6552的電流反饋拓?fù)涫蛊骷词乖诟咴鲆嫦拢恍柽x擇合適的反饋電阻（RF1， RF2），便可提供有超強(qiáng)增益平坦度和噪聲性能的增益和帶寬獨立性。在大多數(shù)的應(yīng)用中，RF1都被設(shè)置成等于RF2，因此增益是由RF/RG的比例來決定。
LMH6512的數(shù)據(jù)表根據(jù)各種各樣的增益給出最優(yōu)的反饋電阻器數(shù)值。無論是過大或過小的RF都會對穩(wěn)定性構(gòu)成影響。在許可的情況下，反饋電阻器還可以調(diào)整頻率響應(yīng)。
電流反饋放大器的另一優(yōu)點是需要內(nèi)部增益級相對較低。通常一個電流反饋放大器主要包含有一個輸入緩沖器、一個增益級和一個輸出緩沖器。擁有較少的增益級意味著經(jīng)過開環(huán)電路的延遲會較少，從而在相同的功耗下能獲得較大的帶寬。
圖3. 基本的電流反饋（CFB）拓?fù)洹?/div>
圖3中的基本電流反饋（CFB）拓?fù)涫且粋€單級放大器。電路中的唯一高阻抗節(jié)點是在輸出緩沖器的輸入。VFB放大器通常需要兩個或以上的增益級才能獲得足夠的開環(huán)增益，這些附加的增益級不單會增加延遲，而且還會降低帶寬的穩(wěn)定性。
圖4. LMH6552電路和5階低通濾波器。
圖4說明了放大器的參考電路板配置。當(dāng)中的輸入是50Ω和直流耦合。LMH6552被配置成單端到差分模式轉(zhuǎn)換，而ADC14DS105的VCOM輸出會用作放大器的共模輸入。每一個放大器都被配置成有6分貝的增益，因此最大的輸入信號電平為1Vp-p，并在放大器的輸出處產(chǎn)生出2Vp-p。這里建議放大器最好由一個雙電源軌來供電（+/- 5VDC）。在VCCAA- 和VCCAB-處設(shè)置跳線，電路板就可在單電源模式下工作，詳細(xì)信息可參考LMH6552數(shù)據(jù)表中有關(guān)LMH6552單電源工作的部分。要獲得最佳的失真性能（最佳SFDR），建議采用一個低噪聲信號發(fā)生器來驅(qū)動評估板的信號輸入，而信號發(fā)生器的輸出應(yīng)該經(jīng)過帶通濾波以抑制由信號發(fā)生器引入的諧波失真，以及容許進(jìn)行精確的噪聲和失真性能測量。然而，跟隨在LMH6552之后的43MHz的5階低通濾波器可過濾信號發(fā)生器的寬帶噪聲，從而進(jìn)一步改善ADC的噪聲性能。濾波器輸出會被模/數(shù)轉(zhuǎn)換器采樣。
ADC14DS105是世上第一款帶有串行化LVDS輸出的14位高速、1GHz FPBW的雙路模/數(shù)轉(zhuǎn)換器，它采用串行化LVDS輸出大幅地減少了需要跨過電路板或在電路板之間的導(dǎo)線數(shù)量，因此大大地簡化電路板的布局。
用來替模擬輸入采樣的ADC時鐘信號是由一個經(jīng)LMK02000精密時鐘調(diào)整器控制的VCOX所產(chǎn)生。該LMK02000為用戶提供一個設(shè)有時鐘分配區(qū)的超低噪聲鎖相環(huán)路（PLL），它可提供5個LVPECL輸出和3個LVDS輸出（全為差分）。
每一條在LMK02000上的時鐘輸出通道均包含有一個分頻器模塊和延遲調(diào)整時鐘。LMK02000一般都會跟一個低抖動的VCOX連接在一起。在這種情況下，一個Crystek 型號的CVHD-950X-100.0可提供一個單端CMOS時鐘信號來驅(qū)動ADC的時鐘輸入。LMK02000 的鎖相環(huán)路可把這個VCOX鎖定到一個25MHz的參考振蕩器（Connor-Winfield 型號CWX823），而LMK02000的鎖相環(huán)路計數(shù)器、相位檢測器和電荷泵是采用PIC微控制器電路板來編程的，詳情請參看用戶指南。
LMK02000的RMS信號抖動僅為128fs（輸入的時鐘范圍由100Hz到20MHz）。圖5表示出時鐘的相位噪聲性能，該性能值是在LMK02000的CLKout4情況下測量出的。從VCOX產(chǎn)生出來的單端時鐘信號會供給ADC14DS105的CLK輸入。
圖5. LMK02000的相位噪聲性能。
LMK02000精密時鐘調(diào)整器將多種功能結(jié)合在一起，包括抖動清除/重新調(diào)整、倍頻和參考時鐘分配。該器件集成了一個高性能的整數(shù)-N鎖相環(huán)路（PLL）、一個局部集成，環(huán)路濾波器、三個LVDS輸出和5個LVPECL時鐘輸出分配模塊。
圖6. 典型SFDR和SNR性能與輸入頻率的關(guān)系。
圖6所示為差分放大器、帶通濾波器和ADC的結(jié)合通道響應(yīng)。請注意圖中最佳的動態(tài)性能和通道間的匹配性。
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