- FPGA測(cè)試方案
- FPGA測(cè)試已經(jīng)成為業(yè)界關(guān)注的焦點(diǎn)
- 測(cè)試工具的選擇和應(yīng)用
- 邏輯分析儀和MSO混合示波器是FPGA的主要外部測(cè)試工具
- 通過(guò)示波器進(jìn)行眼圖和抖動(dòng)測(cè)試
大容量、高速率和低功耗已成為FPGA的發(fā)展重點(diǎn)。
嵌入式邏輯分析工具無(wú)法滿足通用性要求，外部測(cè)試工具可以把FPGA內(nèi)部信號(hào)與實(shí)際電路聯(lián)合起來(lái)觀察系統(tǒng)真實(shí)運(yùn)行情況。
隨著FPGA技術(shù)的發(fā)展，大容量、高速率和低功耗已經(jīng)成為FPGA的發(fā)展重點(diǎn)，也對(duì)FPGA測(cè)試提出了新的需求。本文根據(jù)FPGA的發(fā)展趨勢(shì)，討論了FPGA測(cè)試面臨的挑戰(zhàn)，并提出了基于測(cè)試儀表的FPGA測(cè)試方案。
FPGA處于高速發(fā)展期
FPGA技術(shù)正處于高速發(fā)展時(shí)期。目前其產(chǎn)品的應(yīng)用領(lǐng)域已經(jīng)擴(kuò)展到通信、消費(fèi)電子、汽車(chē)電子、工業(yè)控制、測(cè)試測(cè)量等各個(gè)領(lǐng)域。從長(zhǎng)遠(yuǎn)來(lái)看，F(xiàn)PGA的發(fā)展呈如下趨勢(shì)：
第一，更大容量。容量是FPGA最基本的技術(shù)參數(shù)，也是市場(chǎng)發(fā)展的焦點(diǎn)。每次新工藝芯片的發(fā)布，都意味著芯片容量的增加，也都會(huì)為FPGA拓展新的應(yīng)用領(lǐng)域。因此，無(wú)論是哪個(gè)FPGA廠家，哪種類(lèi)型的產(chǎn)品，都在瞄準(zhǔn)這個(gè)方向而努力。
第二，更高速度。隨著多媒體技術(shù)的廣泛應(yīng)用，當(dāng)今大多數(shù)系統(tǒng)的瓶頸是數(shù)據(jù)引起的I/O帶寬問(wèn)題。為了進(jìn)一步推廣FPGA的應(yīng)用，當(dāng)今流行的FPGA都可以提供各種高速總線。而為了解決高速數(shù)據(jù)傳輸?shù)膯?wèn)題，F(xiàn)PGA通過(guò)集成SerDes提供高速串行I/O，為各種不同標(biāo)準(zhǔn)的高速傳輸提供極大的靈活性。
第三，更強(qiáng)的動(dòng)態(tài)可編程能力。隨著FPGA的廣泛應(yīng)用，F(xiàn)PGA平臺(tái)漸漸成為部分系統(tǒng)的核心。而隨著系統(tǒng)日益復(fù)雜和性能進(jìn)一步提高，不斷縮短的產(chǎn)品生命周期和上市時(shí)間，不斷完善的協(xié)議標(biāo)準(zhǔn)，以及不斷提出的平臺(tái)優(yōu)化需求，都需要FPGA具有更強(qiáng)的動(dòng)態(tài)編程能力。
第四，低功耗。功耗已經(jīng)成為所有電子產(chǎn)品無(wú)法回避的主要問(wèn)題。對(duì)于FPGA而言，功耗也是其無(wú)法取代專(zhuān)業(yè)ASIC的一個(gè)主要原因。這也直接決定了所有以電池供電的手持式應(yīng)用都基本無(wú)法直接使用FPGA，如智能手機(jī)、平板電腦等主流消費(fèi)電子類(lèi)產(chǎn)品。
FPGA測(cè)試成業(yè)界重點(diǎn)
相比于FPGA芯片的飛速發(fā)展，對(duì)于FPGA的測(cè)試已經(jīng)越來(lái)越成為業(yè)界的重點(diǎn)和難點(diǎn)。簡(jiǎn)單而言，對(duì)FPGA測(cè)試的挑戰(zhàn)主要在如下幾個(gè)方面：
第一，F(xiàn)PGA功能的不確定性。FPGA電路結(jié)構(gòu)與一般ASIC電路不同，在沒(méi)有進(jìn)行編程下載配置前，F(xiàn)PGA的功能是不確定的。這也是為什么FPGA無(wú)法完全采用ASIC測(cè)試方案的原因。要完成FPGA的測(cè)試需要對(duì)FPGA進(jìn)行編程，使芯片實(shí)現(xiàn)相應(yīng)的邏輯功能，并在I/O上施加相應(yīng)的測(cè)試向量，再通過(guò)相應(yīng)工具判斷其響應(yīng)是否正確。因此，采用何種測(cè)試電路、何種測(cè)試方案及測(cè)試向量，如何利用測(cè)試工具使編程次數(shù)和編程速度最少，是短時(shí)間內(nèi)完成FPGA測(cè)試的主要問(wèn)題。
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第二，測(cè)試工具的選擇和應(yīng)用。嵌入式邏輯分析工具和外部測(cè)量工具是很多客戶的選擇。簡(jiǎn)單而言：嵌入式邏輯分析工具一般由FPGA廠家自行提供，其優(yōu)點(diǎn)在于價(jià)格便宜，但卻無(wú)法具有測(cè)試所需的通用性要求。而且從分析方式、存儲(chǔ)能力等角度來(lái)看，嵌入式邏輯分析工具都弱于通用性更強(qiáng)的外部測(cè)試工具。而對(duì)于外部測(cè)試工具而言，除了可以提供更好的通用性，也可以把FPGA內(nèi)部信號(hào)與實(shí)際電路聯(lián)合起來(lái)觀察系統(tǒng)真實(shí)運(yùn)行的情況。當(dāng)然，外部測(cè)試工具價(jià)格比較昂貴，也可以用于其他電路系統(tǒng)測(cè)試需求。
第三，高速信號(hào)的信號(hào)完整性和時(shí)鐘抖動(dòng)分析。隨著FPGA工藝的發(fā)展，F(xiàn)PGA的I/O信號(hào)速率越來(lái)越高。對(duì)于高速I(mǎi)/O信號(hào)的完整性分析，我們希望得到最精確的特性，也希望能夠?qū)ε及l(fā)的錯(cuò)誤信號(hào)進(jìn)行快速有效的捕捉和獲取。在此基礎(chǔ)上，高靈敏度的檢測(cè)工具也是保證高速信號(hào)完整性必不可少的手段。另外，利用FPGA實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA設(shè)計(jì)必須特別小心。在實(shí)際使用過(guò)程中，由于參考時(shí)鐘穩(wěn)定性、內(nèi)部PLL、并串轉(zhuǎn)換和高速輸出緩存以及硬件電路本身的噪聲都會(huì)引起時(shí)鐘抖動(dòng)。因此對(duì)時(shí)鐘的測(cè)試也是FPGA非常重要的部分。
基于外部測(cè)試工具提供方案
測(cè)試儀表廠商主要提供基于外部測(cè)試工具的測(cè)試解決方案，可以滿足如高速信號(hào)的完整性及系統(tǒng)時(shí)鐘抖動(dòng)的相關(guān)測(cè)試需求，此時(shí)使用的主要測(cè)試儀表為示波器。
對(duì)信號(hào)進(jìn)行高保真測(cè)試，對(duì)于示波器而言，需要高性能的射頻前端以保證檢測(cè)信號(hào)的靈敏度及優(yōu)異的本底噪聲。此外，相比于傳統(tǒng)模式通過(guò)交錯(cuò)技術(shù)由多個(gè)ADC實(shí)現(xiàn)的高采樣率系統(tǒng)，單核高采樣率ADC可以保證最小的信號(hào)失真和提高測(cè)試的動(dòng)態(tài)范圍，并且進(jìn)一步提升測(cè)試的有效比特位以達(dá)到信號(hào)完整性分析的目的。
對(duì)高速串行信號(hào)和時(shí)鐘進(jìn)行測(cè)試和驗(yàn)證，最基本的工具是通過(guò)示波器進(jìn)行眼圖和抖動(dòng)測(cè)試。因?yàn)檠蹐D能夠非常直觀的反映一條被測(cè)信號(hào)路徑上的整體信號(hào)質(zhì)量問(wèn)題。
使用示波器對(duì)高速信號(hào)進(jìn)行測(cè)試，帶寬是其最基本的需求。根據(jù)信號(hào)的傳輸速率和上升時(shí)間，盡量選擇高帶寬的示波器，這樣測(cè)試結(jié)果才能保留足夠多的諧波分量，構(gòu)建高精度的眼圖測(cè)試結(jié)果。通過(guò)示波器進(jìn)行眼圖和抖動(dòng)測(cè)試時(shí)，采集的數(shù)據(jù)量的大小非常關(guān)鍵，高速內(nèi)存不僅決定了測(cè)試樣本數(shù)目的多少，也決定了示波器能夠測(cè)試的抖動(dòng)的頻率范圍。
除示波器外，對(duì)于多路被測(cè)信號(hào)而言，邏輯分析儀和MSO混合示波器也是FPGA的主要外部測(cè)試工具，其工作原理與示波器基本一致。而相應(yīng)工具包的使用，也可以大大提高外部測(cè)試的準(zhǔn)確性和工作效率。
FPGA測(cè)試已經(jīng)成為業(yè)界關(guān)注的焦點(diǎn)，基于外部測(cè)試工具，目前R&S的RTO已經(jīng)可以提供高速信號(hào)完整性分析及抖動(dòng)測(cè)試方案，以滿足客戶的測(cè)試需求。
