【導(dǎo)讀】選擇時(shí)首先要確定轉(zhuǎn)換信號(hào)所需的采樣頻率。這個(gè)參數(shù)不僅將影響轉(zhuǎn)換器的選擇，同時(shí)也會(huì)影響對(duì)FPGA的選擇，這樣才能確保器件能夠滿足所需的處理速度及邏輯封裝要求。轉(zhuǎn)換器的采樣頻率至少為信號(hào)采樣頻率的2倍。因此，如果信號(hào)的采樣頻率為50MHz，則轉(zhuǎn)換器采樣頻率至少應(yīng)為100MHz。
將具有信號(hào)處理功能的FPGA與現(xiàn)實(shí)世界相連接，需要使用模數(shù)轉(zhuǎn)換器(ADC)或數(shù)模轉(zhuǎn)換器(DAC)
一旦執(zhí)行特定任務(wù)，F(xiàn)PGA系統(tǒng)必須與現(xiàn)實(shí)世界相連接，而所有工程師都知道現(xiàn)實(shí)世界是以模擬信號(hào)而非數(shù)字信號(hào)運(yùn)轉(zhuǎn)的。這意味著需要在模擬信號(hào)域與數(shù)字信號(hào)域之間進(jìn)行轉(zhuǎn)換。針對(duì)手頭工作選擇恰當(dāng)?shù)腇PGA時(shí)，用戶(hù)面臨著林林總總的選擇，在為系統(tǒng)選擇正確的ADC或DAC時(shí)也是如此，玲瑯滿目。
選擇時(shí)首先要確定轉(zhuǎn)換信號(hào)所需的采樣頻率。這個(gè)參數(shù)不僅將影響轉(zhuǎn)換器的選擇，同時(shí)也會(huì)影響對(duì)FPGA的選擇，這樣才能確保器件能夠滿足所需的處理速度及邏輯封裝要求。轉(zhuǎn)換器的采樣頻率至少為信號(hào)采樣頻率的2倍。因此，如果信號(hào)的采樣頻率為50MHz，則轉(zhuǎn)換器采樣頻率至少應(yīng)為100MHz。否則，已轉(zhuǎn)換的信號(hào)將引起自身混疊，導(dǎo)致信號(hào)無(wú)法正確表示。但混疊并不總是一件壞事情；事實(shí)上，如果轉(zhuǎn)換器的帶寬足夠高，那么用戶(hù)可以利用混疊將信號(hào)混疊至可用的帶寬。
ADC與DAC的關(guān)鍵參數(shù)
我們可采用多種不同方法來(lái)構(gòu)建模數(shù)轉(zhuǎn)換器(ADC)。最常見(jiàn)的方法包括閃存、斜坡(Ramp)以及逐次逼近等。
1，閃存轉(zhuǎn)換器以速度快著稱(chēng)，其使用一系列可擴(kuò)展的模擬比較器對(duì)輸入電壓和參考電壓進(jìn)行比較；ADC利用這些比較器的輸出來(lái)確定數(shù)字代碼。
2，斜坡轉(zhuǎn)換器可利用連接至DAC且可自由運(yùn)行的計(jì)數(shù)器，對(duì)DAC輸出/輸入電壓進(jìn)行比較。當(dāng)二者相等時(shí)，保持計(jì)數(shù)不變。
3，逐次逼近轉(zhuǎn)換器(SAR)是斜坡轉(zhuǎn)換器的另一種形式，其可利用DAC和比較器來(lái)處理模擬輸入信號(hào)。但SAR轉(zhuǎn)換器并非執(zhí)行累計(jì)計(jì)數(shù)，而是通過(guò)判斷計(jì)數(shù)的模擬表示是否高于或低于輸入信號(hào)，并采用試錯(cuò)法(trial-and-error)來(lái)確定數(shù)字代碼。
此外，數(shù)模轉(zhuǎn)換器(DAC)也可以采用若干種方法來(lái)實(shí)現(xiàn)，最常見(jiàn)的方法包括二進(jìn)制加權(quán)、R-2R梯形網(wǎng)絡(luò)、脈寬調(diào)制。
4，二進(jìn)制加權(quán)是速度最快的DAC架構(gòu)之一。這些器件可將各邏輯比特的不同轉(zhuǎn)換結(jié)果進(jìn)行匯總。例如，電阻DAC將根據(jù)電流代碼來(lái)導(dǎo)通或切斷這些電阻。
5，R-2R梯形轉(zhuǎn)換器采用阻值為R-2R的級(jí)聯(lián)電阻結(jié)構(gòu)。由于可以輕松生成并匹配高精度電阻，因而這類(lèi)DAC的精度比二進(jìn)制加權(quán)轉(zhuǎn)換器更高。
6，脈寬調(diào)制(PWM)是最簡(jiǎn)單的DAC結(jié)構(gòu)類(lèi)型，可通過(guò)簡(jiǎn)單的低通模擬濾波器傳遞脈寬調(diào)制波形。這些器件通常應(yīng)用于電機(jī)控制領(lǐng)域，但它們也可作為Σ-Δ轉(zhuǎn)換器的基礎(chǔ)。
眾多專(zhuān)家級(jí)器件(specialist device)的制造商已成功開(kāi)發(fā)其自有的內(nèi)部轉(zhuǎn)換架構(gòu)，可根據(jù)用途盡可能提供適用于特定領(lǐng)域的最佳性能。每種器件在轉(zhuǎn)換速度、精度以及分辨率方面都各具優(yōu)劣勢(shì)。在選擇FPGA時(shí)，您需要考慮I/O數(shù)量、所支持的I/O標(biāo)準(zhǔn)、時(shí)鐘管理、邏輯資源和存儲(chǔ)器，以及其它與器件類(lèi)型相關(guān)的具體參數(shù)：最高采樣頻率、信噪比(SNR)、無(wú)雜散動(dòng)態(tài)范圍(SFDR)以及有效位數(shù)(ENOB)等。
采樣頻率非常簡(jiǎn)單，是ADC能夠數(shù)字化輸入信號(hào)的最高速率。SNR表示信號(hào)與噪聲電平的比值，與輸入信號(hào)無(wú)關(guān)。用戶(hù)可以利用以下公式來(lái)確定SNR的理論值：
其中N表示分辨率。該方程適用于滿量程正弦波。
在系統(tǒng)測(cè)試過(guò)程中，用戶(hù)可首先對(duì)輸出執(zhí)行快速傅里葉變換(FFT)，然后測(cè)量輸入信號(hào)與本底噪聲的比值，這樣即可確定實(shí)際的SNR值。
與此同時(shí)，SFDR表示輸入信號(hào)與下一個(gè)最高峰值（通常為基諧波）的比值。通常SFDR用dBc來(lái)表示，會(huì)隨著輸入信號(hào)功率的降低而相應(yīng)減小。
從轉(zhuǎn)換器的測(cè)量結(jié)果可以看出，用戶(hù)可利用下列式子來(lái)計(jì)算有效位數(shù)：
當(dāng)進(jìn)行這項(xiàng)測(cè)試時(shí)，應(yīng)注意選擇合適的FFT點(diǎn)數(shù)，從而確保不會(huì)由于一時(shí)疏忽而錯(cuò)誤計(jì)算本底噪聲。FFT點(diǎn)數(shù)不恰當(dāng)將導(dǎo)致錯(cuò)誤的計(jì)算結(jié)果。FFT本底噪聲可通過(guò)下列式子計(jì)算得出：
用戶(hù)應(yīng)通過(guò)單音測(cè)試（通常為簡(jiǎn)單的正弦波）執(zhí)行這些步驟，可降低輸出頻譜的復(fù)雜性。為了確保獲取最佳結(jié)果，需要確保對(duì)輸出信號(hào)執(zhí)行相干采樣。如果在數(shù)據(jù)窗口中包括幾個(gè)周期，則執(zhí)行相干采樣。公式如下：
頻譜
另一方面，用戶(hù)在實(shí)現(xiàn)系統(tǒng)時(shí)還必須了解奈奎斯特準(zhǔn)則，以確保正確地轉(zhuǎn)換或量化信號(hào)。這意味著用戶(hù)對(duì)所關(guān)注信號(hào)執(zhí)行采樣時(shí)，采樣頻率至少為該信號(hào)最高頻率的2倍，才能確保正確進(jìn)行轉(zhuǎn)換。如果未按此標(biāo)準(zhǔn)執(zhí)行采樣，則將發(fā)生混疊；而如果沒(méi)有正確理解混疊，則可能導(dǎo)致性能欠佳。
此外，因?yàn)檫@個(gè)原因，ADC需要利用抗混疊濾波器來(lái)阻止信號(hào)或噪聲混疊至量化的信號(hào)中。但是，頻譜混疊對(duì)于工程師來(lái)說(shuō)非常有用，在ADC具有寬泛輸入帶寬的情況下尤為如此。經(jīng)過(guò)周密安排考慮之后，混疊使用戶(hù)無(wú)需借助下變頻器即可直接轉(zhuǎn)換信號(hào)。出于這種考慮，我們將頻譜劃分為幾個(gè)區(qū)域。
利用表1中給出的信息，如果轉(zhuǎn)換器擁有足夠高的帶寬，則可將信號(hào)從一個(gè)奈奎斯特頻帶混疊至另一個(gè)頻帶。
通信選擇
正如所有的外部器件一樣，ADC與DAC也配套提供了數(shù)個(gè)并行或串行接口選項(xiàng)。通常情況下，較高速器件用并行接口，較低速器件用串行接口。但是，可以根據(jù)您的應(yīng)用選擇采用特殊的接口方式。例如，采用串行接口比采用并行接口可以更輕松地檢測(cè)出固定比特(stuck-atbit)。實(shí)際上，高速接口可提供多條輸出總線（I和Q）或采用雙數(shù)據(jù)速率（DDR）輸出模式；有些器件甚至可能同時(shí)提供這兩個(gè)選項(xiàng)。提供多條總線或采用DDR輸出模式使用戶(hù)能夠保持?jǐn)?shù)據(jù)速率，同時(shí)降低接口所需的運(yùn)行頻率。例如，如果接口的采樣頻率為600MHz，則其輸出頻率為300MHz（為采樣頻率的一半）。
如果時(shí)鐘頻率為75MHz(1/4采樣頻率)并且有兩條可通過(guò)DDR對(duì)器件進(jìn)行采樣的數(shù)據(jù)總線，則可非常輕松地執(zhí)行恢復(fù)操作。這類(lèi)ADC對(duì)輸入時(shí)序要求較為寬松。眾多高速轉(zhuǎn)換器均可利用其I/O中的LVDS信號(hào)，因?yàn)檩^低的電壓擺幅和低電流可降低由其它信號(hào)標(biāo)準(zhǔn)所引發(fā)的耦合性，如LVCMOS等。這種耦合問(wèn)題會(huì)影響轉(zhuǎn)換器的混合信號(hào)性能。
DAC濾波
大多數(shù)DAC一直將模擬輸出保持到下一個(gè)采樣周期，這將對(duì)輸出頻率域產(chǎn)生良好的效果。用戶(hù)將注意到這兩個(gè)圖像均存在于整個(gè)輸出頻譜中，由于在0.5FS時(shí)正弦效應(yīng)將接近4dB(3.92dB)，所有奈奎斯特區(qū)域中的輸出信號(hào)都出現(xiàn)衰減（如圖1所示）。這兩大問(wèn)題均可利用濾波器來(lái)解決。
用戶(hù)可以像實(shí)現(xiàn)FIR濾波器一樣輕松實(shí)現(xiàn)正弦校正濾波器。開(kāi)發(fā)該濾波器最簡(jiǎn)單的方法就是利用下列方程式來(lái)繪制正弦衰減特性。
先創(chuàng)建校正因子，該因子是所計(jì)算出衰減系數(shù)的倒數(shù)，然后再執(zhí)行逆傅里葉變換，以獲取所需要設(shè)計(jì)濾波器的系數(shù)。通常情況下，用戶(hù)需要采用幾個(gè)抽頭才能實(shí)現(xiàn)該濾波器。表2給出了濾波器的前11個(gè)系數(shù)，同時(shí)圖2還給出了針對(duì)衰減的補(bǔ)償。
在系統(tǒng)測(cè)試
眾多這類(lèi)系統(tǒng)都將利用轉(zhuǎn)換器實(shí)現(xiàn)終端應(yīng)用的具體性能特征，如CDMA或GSM等。為實(shí)現(xiàn)該項(xiàng)性能而進(jìn)行的測(cè)試需要在測(cè)試系統(tǒng)（任意波形生成器、邏輯分析儀、模式生成器、頻譜分析儀等）方面進(jìn)行大量的投入。但是，F(xiàn)PGA高度的可重編程靈活性使用戶(hù)能將特定的測(cè)試程序插入至器件中，這樣既可以捕獲并分析ADC的輸出也可以提供DAC激勵(lì)，從而減少對(duì)更多額外測(cè)試設(shè)備的需要。
轉(zhuǎn)換101
由于FPGA通常需要與ADC和DAC接口相連，因而對(duì)于任何FPGA工程師來(lái)說(shuō)，基本了解這些器件參數(shù)的重要性非常關(guān)鍵。如果用戶(hù)計(jì)劃在設(shè)計(jì)驗(yàn)證與調(diào)試過(guò)程中利用FPGA的可重編程靈活性來(lái)測(cè)試轉(zhuǎn)換器的性能，這一點(diǎn)尤其有用。
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