本文將會根據(jù)DC/AC SCAN的概念展開描述，并將他們進行區(qū)別對比，讓你更加全面的了解DC/AC SCAN測試技術。

　　SCAN技術，也就是ATPG技術-- 測試std-logic， 主要實現(xiàn)工具是：產(chǎn)生ATPG使用Mentor的 TestKompress和synopsys TetraMAX；插入scan chain主要使用synopsys 的DFT compiler 通常，我們所說的DCSCAN就是normal scan test 即慢速測試，測試頻率是10M-30M ，AC SCAN 也就是at-speed scan 即實速測試，測試頻率與芯片真實工作頻率是一樣的。

　　70年代到1995年這段時間里，由于芯片的工作頻率很低只有20-100M，scan測試只有DC SCAN，我們就能捕捉到所有std-logic的制造缺陷。但是1995年以后，測試科學家和工程師發(fā)現(xiàn)通過DC SCAN測試沒有缺陷的芯片在高工作頻率下使用會有問題。其根本原因是隨著制造工藝向深亞微米邁進，芯片的工作頻率也提高到200M-1G，原來的SCAN測試方法和模型不再能捕捉到所有的std-logic的制造缺陷。大家的一致想法就是-“奔跑吧，SCAN” ，把SCAN的頻率增加到與芯片的真實工作頻率一致，同時使用新的TransiTIon atpg model來產(chǎn)生測試pattern.

　　下面我們介紹DC SCAN與AC SCAN的異同

　　現(xiàn)在的工業(yè)量產(chǎn)的高速芯片都會要求能做DC SCAN測試和AC SCAN測試，所以DFT工程師也要同時插入兩種測試電路，產(chǎn)生兩套測試patterns。

　　具體實現(xiàn)流程如下

　　1 讀入沒有插入scan的網(wǎng)表

　　2 使用Design compiler 插入scan chain和OCC （on chipclocking）模塊，同時插入mux， fix DRC

　　3 使用Testcompress 實現(xiàn)EDT壓縮scan chain

　　4 使用Testcompress 產(chǎn)生測試DC/ACpattern，同時產(chǎn)生測試驗證的Testbench

　　5 驗證DC/AC patterns的正確性和電路的正確性

　　6 使用SDF，驗證DC/ACpatterns相關電路的時序是否滿足要求

　　7 使用DC/AC patterns （wgl文件）轉換成ATE所需格式，在ATE上調(diào)試和使用

　　ATPG工具使用的TransiTIon faultmodel如下圖

　　常用的OCC電路結構如下

　　我們典型的插入OCC以后的電路如下圖

 




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